книги / Синтез принципиальных схем цифровых элементов на МДП-транзисторах
..pdfгическихО и 1. Это свойство широко используется, например; в усилителях считывания интегральных запоминающих уст ройств, которые можно рассматривать как цифровые эле менты и синтезировать разработанными методами. Часто положительная ОС используется для формирования допол няющих сигналов (прямого и инверсного кодов). При этом расширяются функциональные возможности элементов, ко торые способны теперь хранить информацию.
Рассмотрим особенности принудительного введения ОС при реализации дополняющих функций и F 2 (Рх = F 2). Для этого удобно использовать триггеры, что позволяет уменьшить число транзисторов и активную площадь схе мы. Очевидно, что каждая из функций может быть реализо
вана независимо или выражена через другую. Для F-i |
и F 2 |
||||||
РЛФ имеют вид |
|
|
|
|
|
|
|
z (Л) = Ш ^ 1 + [0] Л = |
[1] Ki (Fi)+Wl Ко ( F J = |
|
|||||
=11] ЦХъ ..., XAfx) + |
ЩЦХь .... Хмх), |
|
(2.3а) |
||||
2> i ) = m |
|
И1 |
|
|
|
|
|
Ф и+ |
V |
|
|
|
|
|
|
|
|
/=1 |
|
|
|
|
|
Z (Рг) = 1 1 ]F 2+ [0 }F 2= [1 IK 1 (F2) +101 Ко (Fz) = |
|
||||||
— 11 ] /2 (-^î» |
•••» XMX) + [ 0 ] / 2(XI .......Хмх), |
|
(2.4а) |
||||
( |
|
Nm ~2 |
\ |
/ |
" m -2_ |
\ |
|
Z (F2) = [1] I Ф21+ |
V |
|
7/ Фгjj I + |
Ю] ( ф2о + |
у *0 ^27} j * |
||
|
|
|
|
|
|
|
(2.46) |
где фи , фхо, Ф21. Ф20 — функции, взвешивающие информа ционные сигналы- [1] и [0] соответственно, а ср^, ф ^ ( фг
Ф27. — функции, взвешивающие информационные сигналы
[Jj] и [7j]; K i |
CFi), Ко |
(Л). K i |
(Fz), |
Ко (Fг) —дизъюнкции |
||||||
конституеит единицы и нуля функций |
и р |
2, Д (Xlt ..., |
||||||||
• ••,Хл1х),. |
/ 2 (Хх, |
.... Xvwx) |
— |
функции, |
описывающие |
|||||
значения |
Ft , |
F2 через |
входные логические |
переменные |
||||||
X = {Х,[1 = 1 , |
Fi |
Мх}; |
N Uv Nuг — число информационных |
|||||||
сигналов |
для |
и F 2. |
|
|
|
|
|
|
||
Расширенная логическая формула для каждого плеча |
||||||||||
триггера должна |
содержать члены, |
зависящие от Р г и F 2. |
||||||||
Формально зависимости |
от |
/•+ |
Р 2 |
можно ввести в (2.3) и |
(2.4), логически умножая отдельные члены на идентнфикато-
ры /*„ f 2 или логически прибавляя дополнительные члены, зависящие от или F 2, и взвешивающие сигналы [1] и [0].
При логическом умножении в схему вводятся последова тельные, при логическом сложении — параллельные эле менты ОС.
Главными условиями формального введения ОС явля ются:
неизменность значений функций, описываемых РЛФ (2.3)
и (2.4), на всех наборах аргументов при наличии ОС;
возможность принудительной установки логических 0 и 1 каждой функции Flt F z.
Нетрудно показать, что Fi и F г не изменятся, если в со ответствующих им РЛФ любые члены, взвешивающие [11,
логически умножить соответственно для 1 (Fx) на фмсл(^г). для Z (F2) на <|4 сл(?1), такие, что
Fji F2 s Фпосл (Гг)» Fi, F2 S фпосл{Fi)>
ИЛИ К НИМСООТВеТСТВеННО ЛОГИЧеСКИ ПрИбаВИТЬ фпарал (Fz)> фпарал (Fl), такие, что
фпарал ( / 2) —F1, Fг» фпарал {Fi) ^ i, Fz ,
а также любые члены, взвешивающие [0], логически умно жить соответственно ДЛЯ Z (Fl) на фпосл(^2)i ДЛЯ Z (F2) — на фЙ0Сл(Л). такие, что
Fl, F2 Sa Фпосл (F2), FJ, F2 — фпосл (Fj),
или к ним соответственно логически прибавить ф,?арал (F2), фпарал (/\). такие, что
Фпарал (F2) S Fi, F2 , фпарал (F\) S Fi , F
Схемотехнически функции ф‘осл (F2), фйосл(Л), ФЙосл (F2), фпосл(/?г) реализуются при помощи дополнительных транзи сторов, которые последовательно (чаще) или каскадно (реже) соединены с группами транзисторов, реализующих те функции, на которые умножаются фпосл, ФЙослФункции
фпарал (Fг), фпарал (Л), фпарал (^г), фЕарал (Л) реаЛИЗуЮТСЯ дополнительными параллельными ветвями транзисторов. В частности, эти функции принимают значения
фпосл (Fj), фпосл (^i)= |
F2 , 1, {Fi + F(), {F2 -f- Г2)1 » |
(2.5a) |
фпосл {F1), фпосл (F2) — {F1 , F2, 1, {F1 -j- Fî), (F2-|- F2)}, |
(2.56) |
|
Фпарал (^2). фпарал (Fi) = |
f^i, Fz, O) J |
(2.5в) |
фпарал (Fi)> фпарал (F2) == {Fi, Fz, 0) • |
(2.5r) |
Отметим, что чаще всего именно из приведенных в (2.5) множеств значений выбираются значения функций ф£арал,
фпарал! фпосл! фпосл•
Если ОС вводится с членами, взвешивающими сигналы U )1, то эти члены должны логически умножаться на дизъюн
кцию функций (фпосл2) + |
фпосл(^г)) для |
Z (Fi) |
и на |
|
(фпосл (Fi) + |
Фпосл(Л)) для Z |
(Fz). В этих |
случаях |
реге |
нерируется |
сигнал ГJ )]. |
|
|
|
Эффективность ОС для формирования дополняющих функций достигается за счет того, что не все конституенты функций K i (Fi), Ко (F^, Ki (F2), Ko (F2) схемотехнически
реализуются через входные логические переменные. Так как Fi = F2 , то достаточно реализовать только две консти туенты функций через множество X входных логических переменных, чтобы сформировать логические 0 и 1 на каж
дом выходе. Остальные конституенты или дополняющая функция реализуются с помощью каскадного соединения ЛЭ, например с помощью дополнительных инверторов или дополнительных транзисторов, на которые в качестве уп равляющих подаются сигналы ОС.
Морфологическая таблица (табл. 2.13) позволяет опреде лить все различные способы формирования дополняющих функций. В таблице знаком «+» отмечены констцтуенты Ki и Ко для Fi и F 2 , которые реализуются через множество
входных логических переменных X, знаком «—» консти туенты K i и Ко для Fi и F 2, реализуемые дополнительными
элементами или транзисторами, на которые подаются управ ляющие сигналы ОС. В последнем столбце таблицы указаны
Таблица 2.13
С9 |
|
Р, |
|
F9 |
L* |
|
|
|
|
Номер оарйан- |
[И |
10] |
ш |
10] |
|
||||
0 |
— |
— |
— |
|
1 |
|
|
|
+ |
2 |
— |
— |
+ |
— |
3 |
— |
— |
+ |
+ |
4 |
— |
+ |
— |
— |
5 |
— |
+ |
— |
+ |
6 |
— |
+ |
+ |
— |
7 |
|
+ |
+ |
|
|
|
|
, |
|
О |
Группа реализм |
|
и |
=J |
Номер вариаи* |
|
|
X |
|
|
S |
|
8
9
10
№1 11
12
№ 2 1 3
|
1 4 |
3 |
1 5 |
|
Рх |
|
р « |
_ гя |
Ш |
[0J |
(U |
Ю] |
Группа реализ: ции , |
|
||||
+ |
— |
— |
|
|
|
|
|
|
|
|
|
|
+ |
|
"Ь |
— |
“Ь |
— |
№ 2 |
+ |
— |
+ |
+ |
№ 3 |
+ |
+ |
— |
— |
№ 1 |
|
|
№ з |
||
+ |
+ |
|
+ |
|
|
|
|||
+ |
+ |
+ |
— |
№ 3 |
|
№ 4 |
|||
-ь |
+ |
+ |
+ |
номера групп отличающихся друг от друга реализаций, ко торые можно использовать для синтеза схем с ОС.
Нельзя реализовать схемы, если не обеспечивается логи чески обусловленное формирование через множество вход ных логических переменных X как логической 1, так и ло
гического 0. Как следует из табл. 2.13, варианты 0,1, 2, 4, 8 не реализуются. В них через множество X формируется
только одно (Ко или KÎ) значение функции. Нельзя реали зовать варианты 6, 9, так как они обеспечивают формирова
ние также только одного значения, ибо Fi |
= F 2 и форми |
рование 1 (0) на выходе Fx эквивалентно |
формированию |
0 (1) на выходе F 2. Остальные варианты реализуются и де |
лятся на четыре группы в зависимости от числа конституент, которые выражаются через множество входных логических переменных X.
Наиболее простыми являются группы № 1 и 2. Для та ких схем достаточно через X сформировать только две конституенты функций. Дополняющая функция в группе № 1 формируется с помощью каскадно присоединенного инвер тора. Для группы № 2 строится симметричный триггер. Для групп № 3 и 4 способов формирования дополняющих функ ций через входные логические переменные необходимо реа лизовать соответственно три и четыре конституенты функций
Fx и F 2. |
Реализация четырех конституент Ki |
(Fi), Ко (Fi), |
K i (F2), |
/Со (F2) равносильна независимой |
схемотехниче |
ской реализации функций F t и F 2 через множество входных логических переменных. Реализация трех конституент функций Fi и F 2 является избыточной с точки зрения форми рования. значений логических 0 и 1, так как для их реализа
ции требуется введение цепи ОС или дополнительного ин вертора. Однако они также используются, обеспечивая дуб лирование уровней логических 1 и 0. Приведем РЛФ для наиболее простых (формирование минимального числа кон
ституент |
функций) |
реализаций |
дополняющих функций: |
|||||||
а) |
Z (Fx) = |
[1] F z + |
[0] F 2, |
|
|
|
|
|
|
|
Z |
(F^ = |
[1] f 2 ( X u |
X Mx) + |
[0] h |
(Xi, |
X Mk); |
|
|||
б) |
Z ( F i ) |
= |
[ \ \ f i ( X i , |
X MK) |
+ |
[Q]fi |
( X L, |
X Aix) , |
||
Z |
(F2) = |
flf Fi + [0] Fi, |
|
|
|
|
|
|
||
в) Z (Fi) = |
Ш F 2 + |
[0] K ( X u |
.... |
X Mk), |
|
|
||||
Z |
(Fz) = 1 1 } |
Fi - И 0 1 М * ! |
- , |
Х мX ): |
|
|
||||
r) |
Z ( F i ) |
= |
[1] A ( X i........... |
Хл/х) + |
[0] F 2, |
|
|
|||
Z |
(F2) = |
[U /2 ( X lt |
X Mx ) + |
[0] F v |
|
|
|
Рис. 2.7 Структурные схемы элементов для реализации дополняю щих функций с помощью инверторов (а, б) и триггерных структур
(о. г)
На рис. 2.7 даны структурные схемы элементов, соответст вующие приведенным РЛФ. В каждой схеме обеспечивает ся установка логических 0 и 1. Прямоугольниками обозна
чены элементы, схемотехнически реализующие конституен* ты функций на п- и р-канальных транзисторах. Отметим, что
Кг |
(Fx) = |
h |
( Х и |
X it |
Х м кУ, |
К 0 (FJ= ? i (*ь |
X t , |
..., |
Хм%)> |
|
|
xt, |
|
|
|
Кг |
(F2) = |
h |
(Хг, |
Х м х), Ко |
(F2)= . ( X lt |
Х г, |
Х м х).
При формальном вводе ОС необходимо обеспечить уста новку уровней 1 и 0 на выходах схемы. При вводе параллель ных ветвей ОС работа схемы не нарушается и каждая такая ветвь дублирует ветвь установки одного из логических уровней. Способы ввода параллелных ветвей ОС представле ны на рис. 2.8. Элементами ОС являются транзисторы, заштрихованные на рисунке. При введении последова тельных элементов ОС всегда необходимо обеспечить принудительную установку уровня как 0, так и 1 в схеме,
ибо в противном случае возможно «защелкивание» одного из устойчивых состояний и постоянное хранение его в схеме.
Рис. 2.8. Способы ввода параллельных ветвей ОС
|
|
|
Например, |
в схеме |
на рис. 2.9 |
вве |
|||
|
|
|
дена последовательная ветвь ОС Если |
||||||
|
|
|
F2 = |
0, то транзистор |
VT2 открыт и |
||||
|
|
|
при |
fi = |
1 |
устанавливается |
= 1, |
||
VT1 |
|
|
но установить Fi = |
0 нельзя, так как |
|||||
i n |
|
|
VT1 всегда |
закрыт. |
|
Следовательно, |
|||
|
|
эта схема может только хранить |
зна |
||||||
1 |
|
|
|||||||
Рис. 2.9. |
Последова |
чения Fi |
= |
1, F2 = |
0. |
|
|||
Принудительная |
логически |
обус |
|||||||
тельный |
ввод ОС с |
ловленная |
установка |
.информацион |
|||||
нарушением |
работо |
ных сигналов [Ô] и [1] на выходе обес |
|||||||
способности |
элемента |
||||||||
|
|
|
печивается |
двумя йриемами: |
|
дублированием ветвей установки информационных сиг налов;
предварительной установкой элементов с помощью до полнительного управляющего сигнала в состояние, которое разрешает передачу логически обусловленных информацион ных сигналов на выход схемы.
Таким, образом, дополнительный управляющий сигнал осуществляет настройку схемы не запись информации, со ответствующей выполняемой функции [54]. Первый прием сводится к включению параллельной ветви обратной связи, второй — к разделению по времени установления исходно го состояния в схеме и формирования соответствующего вы ходного сигнала. Второй прием предпочтительнее, так как уменьшает число транзисторов при реализации дополняю щих функций.
Таким образом, при введении последовательных элемен тов ОС в РЛФ должны присутствовать импликанты, обеспе чивающие установку сигналов [1] и [0]•на выходе.
Приведем основные формы записи РЛФ для дополняю щих функций с последовательными элементами ОС:
Z ( F i ) = l l ] [ f i ( X.......i X Mx) F 2) + |
[ 0 \ f i ( X i , ..., Хл,х), |
|||
Z ( F z) = [ l ] ( f 2 (Xi,..., X M X)F[ ) + |
[Q]J2( XI , ...,X Mx); |
|||
Z( Fi ) = |
l l ] ( f i ( X v |
Х м х) \ ) [0]+ Q i ( X i , .... X Mx) F j , |
||
Z ( F 2) = |
[1) h { X i.......X Mx) |
+ [0] U (Xlf |
, XMx); |
|
Z ( F i ) = [ l ] ( f i ( X i , . . . , X M x) F z + f i ( X i , |
||||
.... X-j«x)) + [0] ( f i ( Xi , .... |
X MX)F 2), |
|
Z (FJ = |
i 11(/2 (x |
i> |
|
|
X Mx) Fl + |
/2(Л',, ... |
|
|
|
||||||||
..., |
X Mx)) + |
[0] (/2 |
(^ 1, |
Xm\) Fi); |
|
|
|
|
|||||||||
Z (FJ = |
11 1(/, (*i, |
..., |
|
XMx) F, + |
/, ( X ,....... X Mx)) + |
[0] Fz , |
|||||||||||
Z ( F z) = |
[1] (fz (Xi, |
..., |
X Mx) Fi~i~ /2 (X\, |
..., |
^л/х)) + |
[0] Fx. |
|||||||||||
Зти |
выражения |
|
опиеыгают РЛФ с дублированием логиче |
||||||||||||||
ских |
цепей |
установки, |
|
|
|
|
|
|
|
||||||||
|
Приведем РЛФ для схем с дополнительным сигналом |
||||||||||||||||
настройки |
ВК |
(для |
|
микросхем |
ВК — выборка |
кристал |
|||||||||||
ла): |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Z |
(FJ = |
Ш (/, ( Х ъ |
|
|
. . . , _ Х м х) |
F JВК + |
[01 f t (Х и |
||||||||||
.... Х м х ) F z) ВК |
+ |
[01 ВК, |
|
|
|
|
|
|
|||||||||
z (F J |
= |
[Il (/2 ( Х х, |
|
. . . , _ Х м х) F JВК+[01 Ц2 (X lf |
|
||||||||||||
.... |
Х м х) F J ВК |
+ |
[01 ВК; |
|
|
|
|
|
|
|
|||||||
Z |
(FJ = |
[ 11 (П ( Х и |
|
|
|
Х_мх) F JВК + |
[01 £ (Х 1г |
||||||||||
.... |
Х м х ) F 2) ВК |
4- |
[1] ВК, |
|
|
|
|
|
|
||||||||
Z |
(FJ |
— [1] |
(/2 ( Х и |
|
|
|
Х м х) FВКJ |
+ |
[01 (/2 (Х ь ..., |
||||||||
..., Х Мх) F J ВК + |
Ш ВК; |
|
_ |
|
|
|
|
|
|||||||||
Z |
(FJ = |
[11 (/, ( Х и |
|
|
|
Х Мх)~[1ВК + |
[01 Fa + |
[0] ВК; |
|||||||||
Z ( F J |
= ( \ } ( f j |
(Хъ |
|
|
|
X Mx) FВКJ |
+ |
[01 Fx + |
[01 ВК; |
||||||||
Z |
(FJ = |
Ш F j + |
|
[11 ВК + |
[0] ( f ^ X u |
|
|
Х м х) FВК,J |
|||||||||
Z |
(F J = |
[1] |
F x + |
|
[Il |
BK + |
[01 |
(/2 ( X lt |
|
X Mx) F JBK. |
При BK = 1 схема устанавливается в начальное состоя ние, из которого затем переходит в состояние ВК=1. Управ ляющий сигнал ВК в РЛФ взвешивает такой информацион ный сигнал, который обеспечивает истинное значение сиг
нала ОС; Если сигнал ОС F, то сигнал установки [1] ВК,
если сигнал ОС F, то сигнал установки [01 ВК.
Таким образом, ОС можно ввести в РЛФ с помощью ло гического умножения, сложения или комбинированным спо собом. Синтез канонического набора расширенных логиче ских и схемотехнических формул для элементов с ОС и их оптимизация по схемотехническим критериям осуществляют ся так же, как и для комбинационных схем (см. § 2.6).
В качестве примера на рис. 2.10, а показана синтезиро ванная схема равнозначности-неравнозначности на КМДП-
Xt Xi
ГгХ,Хг+1,Х? f 2=X,X2 +X,X2
ю
Рис. 2.10. Использование цепей поло жительной ОС при реализации логи ческих схем:
а — схема равнозначности-неравнозначности; б — диаграммы Вейча для функций равнозначности и неравнозначности
транзисторах — функций, которые находят очень широкое применение при реализации логических и арифметических операций, а на рис. 2. 10, б — соответствующие функциям
диаграммы Вейча. Контурами на рис. 2.10, б обведены со стояния, .которые реализуются с помощью входных логиче ских переменных. В дайной схеме использованы входные переменные в качестве информационных сигналов для фор мирования уровней логической 1. Уровни логического 0 формируются с помощью транзисторов VT1 и VT2, которые •управляются сигналами ОС. Приведенная схема эффектив на при построении сумматоров-вычитателей.
Схемотехнические реализации логических функций с ис пользованием положительной ОС наиболее эффективны при реализации дополняющих функций и при реализации много стабильных триггерных устройств с многофазными выход ными сигналами, так как при этом удается сократить число транзисторов в схеме, расширить логические возможности, в частности обеспечить хранение одного из состояний. При этом, как правило, при интегральной реализации удается в 1,2 ... 1,3 раза уменьшить активную площадь (площадь ка налов транзисторов), занимаемую элементами на кристалле.
Таким образом, определены условия, при которых воз можна реализация элементов с ОС, а также требования к функциям, реализующим действие ОС.
Синтез принципиальных схем триггеров на МДП-тран- зисторах. Как показано в работах [49—53], триггеры и триг герные системы различаются: базовыми ячейками (собствен но триггерами), способами управления базовыми ячейка ми, числом устойчивых (стабильных) состояний. Все эти фак торы влияют на функционально логическую структуру триг геров, а следовательно, и на их принципиальные схемы.
Последовательность функционально-логического проекти рования триггерных систем:
выбор базовой ячейки (как правило, это RS-триггер); формирование таблицы функционирования проектируе
мого триггера; формирование функций управления триггерной ячейкой
на основе таблицы функционирования проектируемой триг герной системы и базовой ячейки — входные сигналы уп равления базовой ячейкой являются функциями, завися щими от входных сигналов триггерной системы и условий изменения состояний на выходе триггера в моменты/и t + 1;
формальный учет условий управления посредством вве дения конъюнктивных и дизъюнктивных дополнительных членов, рёализующих в триггерной системе заданный тип управления;
представление функций управления в выбранном бази се и графическое изображение схемы.
Как видно из описанной процедуры, использование за данной -базовой триггерной ячейки и выбранного схемотех нического и логического базисов для реализации схем уп равления исключает возможность получения новых принци пиальных схем триггерных устройств и систем на схемотех ническом уровне, а использование стандартных приемов фор мирования схем разных типов управления исключает воз можность получения принципиально новых функционально логических схем. Тем не менее разработанные в [49—53J методы позволяют существенно сократить множество воз можных решений и получить схемы, для которых функции управления представлены в минимальной дизъюнктивной нормальной форме и их выражения содержат минимальное число букв.
Для схемотехнического синтеза принципиальных схем триггеров и триггерных устройств существуют следующие пути совершенствования схемотехнических решений:
отказаться от типовых решений при выборе как триггер ной ячейки, так и логического базиса для схем управления ‘ и непосредственно синтезировать схемы с заданной логикой работы на основе рассмотренных ранее методов, представ ляя сигнал ОС как дополнительную логическую переменную; выбрать типовое решение при реализации триггерной ячейки, но синтезировать схемы, реализующие функции уп
равления; найти множество функций, характеризующих различные
способы управления триггерными системами, синтезировать соответствующие им принципиальные схемы.
С |
J |
К |
Q {t) |
Q |
С |
J |
К |
Q (О |
Q |
|
(/ + 1) |
« + 1 ) |
|||||||||
|
|
|
|
|
|
|
|
|||
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
|
0 |
0 |
1 |
1- |
1 |
1 |
0 |
1 |
1 |
0 |
|
0 |
т |
0 |
0 |
W |
1 |
1 |
0 |
0 |
1 |
|
0 |
||||||||||
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
! |
1 |
1 |
1 |
1 |
0 |
Важной особенностью схемотехнического синтеза явля ется то, что можно отказаться от типовых схем триггерных ячеек, построенных на элементах И—НЕ, ИЛИ—НЕ, и осу ществить непосредственный синтез схем с заданной логикой работы. Рассмотрим в качестве примерасинтез принципиаль ной схемы JK-триггера, управляемого по уровню тактового сигнала.
Таблица функционирования |
тактируемого (тактовый сигнал |
С) по уровню JK-триггера (табл. |
2.14) определяет условия его пере |
хода из одного устойчивого состояния в другое [5, 49]. Отличитель ная особенность JK-триггера в том, что при J = К = С = 1 он изменяет свое состояние на противоположное, т. е. Q (/ + 1) =
»Q (f). На рис. 2.11 представлены карты Карно, с помощью которых можно минимизировать функции Q (t + 1). При считывании, как показано на рис. 2.11,а, в качестве информационных сигналов используются сигналы [1] и [0] и РЛФ для такого триггера, которая
реализует |
одновременно |
К%(Q (t + 1)) и |
К0 (Q (t + 1)): |
Z ( Q ( t + |
1)) = [1 ]Q (/+ |
1) + [0] Q ( t + |
1 )= [1] Q ( K + C) + |
+ [1] QCJ + |
[0] Q (C + |
J) - f 10] QKC, |
C7 |
Q(t+1) CJ |
Q(t+1) |
|
|
|
|
|
(2,6) |
Рис. 2.11. |
Карты |
Карно |
|||
•для |
минимизации |
функ |
|||
ций JK-триггера: |
|
||||
о — способ |
считывания с |
||||
карты |
для |
получения |
|||
РЛФ функции JK-тригге |
|||||
ра |
с информационными |
||||
сигналами |
[01 |
и |
[1]; |
||
б — способ |
считывания |
||||
с карты |
для |
получения |
|||
РЛФ с входными |
пере |
||||
менными |
в качестве ин |
||||
формационных |
сигналов |